Karatsuba Matrix Multiplication and its Efficient Custom Hardware Implementations

要約

Karatsuba アルゴリズムは大きな整数の乗算の複雑さを軽減しますが、追加の加算が必要になるため、より一般的に使用されるビット幅の小さな整数ではその利点が最小限に抑えられます。
この研究では、スカラー カラツバ乗算アルゴリズムの行列乗算への拡張を提案し、これがどのようにして元のカラツバ アルゴリズムの乗算の複雑さの軽減を維持しながら、余分な加算の複雑さを軽減するかを示します。
さらに、カスタム ハードウェアで Karatsuba アルゴリズムの拡張を効率的に利用するための新しい行列乗算ハードウェア アーキテクチャを提案します。
提案されたアルゴリズムとハードウェア アーキテクチャは、スカラー カラツバや従来の行列乗算アルゴリズムと比較して、整数行列乗算の実面積や実行時間を改善できると同時に、実証済みのシストリック アレイと従来の乗算器アーキテクチャをコアとして実装をサポートできることを示します。
私たちは、アルゴリズムとアーキテクチャの複雑性分析を提供し、提案された設計を単独およびエンドツーエンドの深層学習アクセラレータ システムの両方で評価し、ベースライン設計や同じ種類のシステムに実装された以前の最先端の作品と比較します。
計算プラットフォームを使用して、行列乗算ハードウェアの面積あたりのパフォーマンスを向上させる能力を実証しました。

要約(オリジナル)

While the Karatsuba algorithm reduces the complexity of large integer multiplication, the extra additions required minimize its benefits for smaller integers of more commonly-used bitwidths. In this work, we propose the extension of the scalar Karatsuba multiplication algorithm to matrix multiplication, showing how this maintains the reduction in multiplication complexity of the original Karatsuba algorithm while reducing the complexity of the extra additions. Furthermore, we propose new matrix multiplication hardware architectures for efficiently exploiting this extension of the Karatsuba algorithm in custom hardware. We show that the proposed algorithm and hardware architectures can provide real area or execution time improvements for integer matrix multiplication compared to scalar Karatsuba or conventional matrix multiplication algorithms, while also supporting implementation through proven systolic array and conventional multiplier architectures at the core. We provide a complexity analysis of the algorithm and architectures and evaluate the proposed designs both in isolation and in an end-to-end deep learning accelerator system compared to baseline designs and prior state-of-the-art works implemented on the same type of compute platform, demonstrating their ability to increase the performance-per-area of matrix multiplication hardware.

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