DPD-NeuralEngine: A 22-nm 6.6-TOPS/W/mm$^2$ Recurrent Neural Network Accelerator for Wideband Power Amplifier Digital Pre-Distortion

要約

最新の通信システムではディープ ニューラル ネットワーク (DNN) ベースのデジタル プリディストーション (DPD) の採用が増えており、効率的なハードウェア実装が必要です。
この論文では、ゲート リカレント ユニット (GRU) ニューラル ネットワーク (NN) に基づく超高速、極小面積、電力効率の高い DPD アクセラレータである DPD-NeuralEngine について説明します。
共同設計されたソフトウェアとハ​​ードウェアのアプローチを活用することで、当社の 22 nm CMOS 実装は 2 GHz で動作し、最大 250 MSps の I/Q 信号を処理できます。
実験結果は、-45.3 dBc の隣接チャネル電力比 (ACPR) および -39.8 dB のエラー ベクトル振幅 (EVM) で測定された DPD 線形化パフォーマンスで、256.5 GOPS のスループットと 1.32 TOPS/W の電力効率を実証しました。
私たちの知る限り、この成果は初の AI ベースの DPD 特定用途向け集積回路 (ASIC) アクセラレータであり、6.6 TOPS/W/mm$^2$ の電力面積効率 (PAE) を達成しています。

要約(オリジナル)

The increasing adoption of Deep Neural Network (DNN)-based Digital Pre-distortion (DPD) in modern communication systems necessitates efficient hardware implementations. This paper presents DPD-NeuralEngine, an ultra-fast, tiny-area, and power-efficient DPD accelerator based on a Gated Recurrent Unit (GRU) neural network (NN). Leveraging a co-designed software and hardware approach, our 22 nm CMOS implementation operates at 2 GHz, capable of processing I/Q signals up to 250 MSps. Experimental results demonstrate a throughput of 256.5 GOPS and power efficiency of 1.32 TOPS/W with DPD linearization performance measured in Adjacent Channel Power Ratio (ACPR) of -45.3 dBc and Error Vector Magnitude (EVM) of -39.8 dB. To our knowledge, this work represents the first AI-based DPD application-specific integrated circuit (ASIC) accelerator, achieving a power-area efficiency (PAE) of 6.6 TOPS/W/mm$^2$.

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