Geometric Clustering for Hardware-Efficient Implementation of Chromatic Dispersion Compensation

要約

電力効率は現代の光ファイバー通信システムにおいて依然として大きな課題であり、特に波長分散補償 (CDC) アルゴリズムにおけるデジタル信号処理の計算の複雑さを軽減する取り組みが推進されています。
複雑さを軽減するためのさまざまな戦略が提案されていますが、多くはその利点を検証するために必要なハードウェア実装が不足しています。
この論文では、コヒーレント受信機の CDC フィルターにおけるタップ オーバーラップ効果の理論的分析を提供し、この概念に基づいた新しいタイムドメイン クラスター イコライザー (TDCE) 技術を紹介し、検証のためのフィールド プログラマブル ゲート アレイ (FPGA) の実装を示します。
当社は、TDCE 用の革新的な並列化手法を開発し、最大 640 km のファイバー長に対応するハードウェアに実装しました。
同一条件下での最先端の周波数領域イコライザー (FDE) との公正な比較も行われます。
私たちの調査結果は、ハードウェアの複雑さとエネルギー効率を決定する上で、並列化やメモリ管理を含む実装戦略が、計算の複雑さと同じくらい重要であることを浮き彫りにしています。
提案された TDCE ハードウェア実装は、計算の複雑さはより高いにもかかわらず、FDE と比較して最大 70.7% のエネルギー節約と 71.4\% の乗算器使用量の節約を達成します。

要約(オリジナル)

Power efficiency remains a significant challenge in modern optical fiber communication systems, driving efforts to reduce the computational complexity of digital signal processing, particularly in chromatic dispersion compensation (CDC) algorithms. While various strategies for complexity reduction have been proposed, many lack the necessary hardware implementation to validate their benefits. This paper provides a theoretical analysis of the tap overlapping effect in CDC filters for coherent receivers, introduces a novel Time-Domain Clustered Equalizer (TDCE) technique based on this concept, and presents a Field-Programmable Gate Array (FPGA) implementation for validation. We developed an innovative parallelization method for TDCE, implementing it in hardware for fiber lengths up to 640 km. A fair comparison with the state-of-the-art frequency domain equalizer (FDE) under identical conditions is also conducted. Our findings highlight that implementation strategies, including parallelization and memory management, are as crucial as computational complexity in determining hardware complexity and energy efficiency. The proposed TDCE hardware implementation achieves up to 70.7\% energy savings and 71.4\% multiplier usage savings compared to FDE, despite its higher computational complexity.

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