Accurate, Low-latency, Efficient SAR Automatic Target Recognition on FPGA

要約

合成開口レーダ（SAR）自動認識（ATR）は、リモートセンシングの画像認識における重要な技術である。しかし、最新のATR用畳み込みニューラルネットワーク（CNN）は、高い計算コストと大きなメモリフットプリントという問題を抱えており、小型衛星やマイクロ衛星のようなリソースが限られたプラットフォームへの実装には適していません。本論文では、上記の問題を解決するために、FPGA上での包括的なGNNベースのモデル-アーキテクチャ｛co-design｝を提案する。\⑷モデル設計：SAR ATRのための新しいグラフニューラルネットワーク(GNN)を設計する。提案するGNNモデルはGraphSAGE層演算子とアテンション機構を取り入れ、1/100$に近い計算コストで最先端研究と同等の精度を達成する。次に、重みプルーニングと入力プルーニングを含むプルーニングアプローチを提案する。ラッソ回帰による重みプルーニングでは、精度を落とさずにほとんどのパラメータを削減することができ、入力プルーニングでは、精度をほとんど落とさずにほとんどの入力ピクセルを削除することができます。\提案モデルにおける計算並列性を十分に引き出すために、様々な計算カーネル（特徴量集約、特徴量変換、グラフプーリング）を実行できる新しい統合ハードウェアアーキテクチャを開発する。提案するハードウェアは、Scatter-Gather パラダイムを採用し、様々な計算カーネルの不規則な計算｛パターン｝を効率的に処理することが可能である。提案方式を組み込みFPGA (AMD Xilinx ZCU104) 上に展開し，MSTARデータセットを用いて性能を評価する．提案するGNNは最先端のCNNと比較して，$1/3258$の計算コストと$1/83$のモデルサイズで同程度の精度を達成することができる．FPGAアクセラレータは、CPU/GPUと比較して、14.8times$/$2.5times$の高速化と$62times$/$39times$のエネルギー効率を達成する。

要約(オリジナル)

Synthetic aperture radar (SAR) automatic target recognition (ATR) is the key technique for remote-sensing image recognition. The state-of-the-art convolutional neural networks (CNNs) for SAR ATR suffer from \emph{high computation cost} and \emph{large memory footprint}, making them unsuitable to be deployed on resource-limited platforms, such as small/micro satellites. In this paper, we propose a comprehensive GNN-based model-architecture {co-design} on FPGA to address the above issues. \emph{Model design}: we design a novel graph neural network (GNN) for SAR ATR. The proposed GNN model incorporates GraphSAGE layer operators and attention mechanism, achieving comparable accuracy as the state-of-the-art work with near $1/100$ computation cost. Then, we propose a pruning approach including weight pruning and input pruning. While weight pruning through lasso regression reduces most parameters without accuracy drop, input pruning eliminates most input pixels with negligible accuracy drop. \emph{Architecture design}: to fully unleash the computation parallelism within the proposed model, we develop a novel unified hardware architecture that can execute various computation kernels (feature aggregation, feature transformation, graph pooling). The proposed hardware design adopts the Scatter-Gather paradigm to efficiently handle the irregular computation {patterns} of various computation kernels. We deploy the proposed design on an embedded FPGA (AMD Xilinx ZCU104) and evaluate the performance using MSTAR dataset. Compared with the state-of-the-art CNNs, the proposed GNN achieves comparable accuracy with $1/3258$ computation cost and $1/83$ model size. Compared with the state-of-the-art CPU/GPU, our FPGA accelerator achieves $14.8\times$/$2.5\times$ speedup (latency) and is $62\times$/$39\times$ more energy efficient.

arxiv情報

提供元, 利用サービス

arxiv.jp, DeepL