Profiling quantum circuits for their efficient execution on single- and multi-core architectures

要約

アプリケーション固有の量子コンピューターは、古典的なコンピューターでは解決できない問題に取り組むための最も効率的な手段を提供します。
これらのアーキテクチャを実現するには、量子回路の特性と、量子デバイスでの実行結果との関係を深く理解する必要があります。
私たちの研究は、量子回路自体を記述する従来のパラメータとともに、量子ビット相互作用グラフとゲート依存関係グラフから抽出されたグラフ理論ベースのメトリクスを導入することにより、量子回路の厳密な検査を初めて実行することを目的としています。
この方法論により、量子回路の包括的な分析とクラスタリングが容易になります。
さらに、確立された量子デバイスおよびマッピング構成の範囲にわたって、量子ビット相互作用とゲート依存関係グラフの両方に根ざしたパラメーターと量子回路マッピングのパフォーマンスメトリクスの間の関係を明らかにします。
さまざまなデバイス構成の中でも、量子デバイスのスケーラビリティに対する実行可能なソリューションとしての可能性が高いため、モジュラー (つまり、マルチコア) 量子コンピューティング アーキテクチャを特に重視します。
この徹底的な分析は、次のことに役立ちます。 i) 量子回路マッピングのパフォーマンス指標に影響を与える量子回路の主要な属性を特定する。
ii) 同様の回路構造について、特定のチップ上のパフォーマンスを予測します。
iii) 特定の回路に対するマッピング技術とハードウェア設定の好ましい組み合わせを決定する。
iv) 同様に構造化された回路をクラスタリングすることにより、代表的なベンチマーク セットを定義します。

要約(オリジナル)

Application-specific quantum computers offer the most efficient means to tackle problems intractable by classical computers. Realizing these architectures necessitates a deep understanding of quantum circuit properties and their relationship to execution outcomes on quantum devices. Our study aims to perform for the first time a rigorous examination of quantum circuits by introducing graph theory-based metrics extracted from their qubit interaction graph and gate dependency graph alongside conventional parameters describing the circuit itself. This methodology facilitates a comprehensive analysis and clustering of quantum circuits. Furthermore, it uncovers a connection between parameters rooted in both qubit interaction and gate dependency graphs, and the performance metrics for quantum circuit mapping, across a range of established quantum device and mapping configurations. Among the various device configurations, we particularly emphasize modular (i.e., multi-core) quantum computing architectures due to their high potential as a viable solution for quantum device scalability. This thorough analysis will help us to: i) identify key attributes of quantum circuits that affect the quantum circuit mapping performance metrics; ii) predict the performance on a specific chip for similar circuit structures; iii) determine preferable combinations of mapping techniques and hardware setups for specific circuits; and iv) define representative benchmark sets by clustering similarly structured circuits.

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