Spiker+: a framework for the generation of efficient Spiking Neural Networks FPGA accelerators for inference at the edge

要約

エッジの組み込みシステムに人工ニューラル ネットワークを組み込むことで、アプリケーションはネットワーク周辺で動作するデバイス内で人工知能機能を直接活用できるようになります。
このペーパーでは、エッジでの推論のために、FPGA 上で効率的、低電力、低面積のカスタマイズされたスパイキング ニューラル ネットワーク (SNN) アクセラレータを生成するための包括的なフレームワークである Spiker+ について紹介します。
Spiker+ は、構成可能な多層ハードウェア SNN、高効率ニューロン アーキテクチャのライブラリ、および設計フレームワークを提供し、数行の Python コードで複雑なニューラル ネットワーク アクセラレータの開発を可能にします。
Spiker+ は、MNIST と Spiking Heidelberg Digits (SHD) という 2 つのベンチマーク データセットでテストされています。
MNIST では、最先端の SNN アクセラレータと比較して優れたパフォーマンスを示します。
リソース割り当ての点で優れており、7,612 個のロジック セルと 18 個のブロック RAM (BRAM) を必要とするため、非常に小型の FPGA に適合し、消費電力も高く、入力イメージの完全な推論に必要な消費電力はわずか 180mW です。
レイテンシーは、最先端技術で観察された 780us/img に匹敵します。
著者の知る限り、Spiker+ は SHD でテストされた最初の SNN アクセラレータです。
この場合、アクセラレータには 18,268 個のロジック セルと 51 個の BRAM が必要で、入力データの完全な推論には全体の消費電力が 430mW、レイテンシが 54 us になります。
これは、ハードウェア アクセラレーション型 SNN 環境における Spiker+ の重要性を強調しており、リソースと電力に制約のあるエッジ アプリケーションに構成可能で調整可能な SNN アーキテクチャを導入するための優れたソリューションとなっています。

要約(オリジナル)

Including Artificial Neural Networks in embedded systems at the edge allows applications to exploit Artificial Intelligence capabilities directly within devices operating at the network periphery. This paper introduces Spiker+, a comprehensive framework for generating efficient, low-power, and low-area customized Spiking Neural Networks (SNN) accelerators on FPGA for inference at the edge. Spiker+ presents a configurable multi-layer hardware SNN, a library of highly efficient neuron architectures, and a design framework, enabling the development of complex neural network accelerators with few lines of Python code. Spiker+ is tested on two benchmark datasets, the MNIST and the Spiking Heidelberg Digits (SHD). On the MNIST, it demonstrates competitive performance compared to state-of-the-art SNN accelerators. It outperforms them in terms of resource allocation, with a requirement of 7,612 logic cells and 18 Block RAMs (BRAMs), which makes it fit in very small FPGA, and power consumption, draining only 180mW for a complete inference on an input image. The latency is comparable to the ones observed in the state-of-the-art, with 780us/img. To the authors’ knowledge, Spiker+ is the first SNN accelerator tested on the SHD. In this case, the accelerator requires 18,268 logic cells and 51 BRAM, with an overall power consumption of 430mW and a latency of 54 us for a complete inference on input data. This underscores the significance of Spiker+ in the hardware-accelerated SNN landscape, making it an excellent solution to deploy configurable and tunable SNN architectures in resource and power-constrained edge applications.

arxiv情報

提供元, 利用サービス

arxiv.jp, Google