Learning Bayesian Networks with Annealing Machine

要約

最近の研究では、アニーリングマシンが組み合わせ最適化問題を高精度に解くことができることが報告されています。
アニーリング マシンは、スコアベースのベイジアン ネットワーク構造学習に適用できる可能性があります。
ただし、アニーリングマシンのビット容量には現時点では限界があります。
アニーリング技術を利用するには、スコアベースの学習問題をビット容量内で制約のない二次最適化に変換する必要があります。
本稿では、候補となる親セットの高度な識別とその分解による効率的な変換手法を提案します。
また、必要なビット数を最小限に抑える分解を見つけるための整数計画問題も提供します。
$75$ から $223$ までの変数を使用した $7$ ベンチマーク データセットの実験結果は、私たちのアプローチが半導体技術で開発された完全結合アニーリング マシンである第 4 世代の富士通デジタル アニーラの $100$K ビット容量よりも少ないビットしか必要としないことを示しています。
さらに、私たちの変換方法を使用したデジタル アニーラは、スコアの最大化において既存のアルゴリズムよりも優れたパフォーマンスを発揮することを実証します。
これらの結果は、ベイジアン ネットワークの学習におけるアニーリング プロセッサの有用性を強調しています。

要約(オリジナル)

Recent studies have reported that annealing machines are capable of solving combinatorial optimization problems with high accuracy. Annealing machines can potentially be applied to score-based Bayesian network structure learning. However, the bit capacity of an annealing machine is currently limited. To utilize the annealing technology, converting score-based learning problems into quadratic unconstrained binary optimizations within the bit capacity is necessary. In this paper, we propose an efficient conversion method with the advanced identification of candidate parent sets and their decomposition. We also provide an integer programming problem to find the decomposition that minimizes the number of required bits. Experimental results on $7$ benchmark datasets with variables from $75$ to $223$ show that our approach requires less bits than the $100$K bit capacity of the fourth-generation Fujitsu Digital Annealer, a fully coupled annealing machine developed with semiconductor technology. Moreover, we demonstrate that the Digital Annealer with our conversion method outperforms existing algorithms on score maximization. These results highlight the utility of annealing processors in learning Bayesian networks.

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