High-definition event frame generation using SoC FPGA devices

要約

この論文では、高解像度イベント データ ストリーム (HD -1280 x 720 ピクセル) の蓄積と FPGA デバイスのイメージ プレーンへの投影の実装について説明しました。
この結果は、このアプローチの実現可能性を裏付けていますが、考慮すべき課題、制限、トレードオフが数多くあります。
バイナリ フレーム、イベント フレーム、指数関数的に減衰する時間曲面、イベント周波数など、選択したデータ表現に必要なハードウェア リソースを、AMD ザイリンクスのいくつかの一般的なプラットフォームで利用可能なハードウェア リソースと比較しました。
結果として得られるイベント フレームは、古典的な方法とディープ ニューラル ネットワーク方法の両方を使用して、オブジェクトの分類や検出などの一般的なビジョン アルゴリズムに使用できます。

要約(オリジナル)

In this paper we have addressed the implementation of the accumulation and projection of high-resolution event data stream (HD -1280 x 720 pixels) onto the image plane in FPGA devices. The results confirm the feasibility of this approach, but there are a number of challenges, limitations and trade-offs to be considered. The required hardware resources of selected data representations, such as binary frame, event frame, exponentially decaying time surface and event frequency, were compared with those available on several popular platforms from AMD Xilinx. The resulting event frames can be used for typical vision algorithms, such as object classification and detection, using both classical and deep neural network methods.

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