Mixed-TD: Efficient Neural Network Accelerator with Layer-Specific Tensor Decomposition

要約

ニューラル ネットワークの設計は、VGG スタイルから ResNet スタイル、畳み込みニューラル ネットワークからトランスフォーマーまで、非常に多様です。
効率的なアクセラレータの設計に向けて、多くの作品がデータフローベースの層間パイプラインアーキテクチャを採用し、各層に合わせてカスタマイズされたハードウェアを備え、超高スループットと低遅延を実現しています。
このようなデータフロー アーキテクチャ アクセラレータへのニューラル ネットワークの展開は、システム パフォーマンスを最大化するためにオンチップでニューラル ネットワークの重みをプリロードすることが望ましいため、通常、利用可能なオンチップ メモリによって妨げられます。
これに対処するために、ネットワークは通常、枝刈り、量子化、テンソル分解などの方法を使用して展開前に圧縮されます。
この論文では、Mixed-TD と呼ばれる新しいテンソル分解方法に基づいて CNN を FPGA にマッピングするためのフレームワークを提案します。
提案された手法は、レイヤー固有の特異値分解 (SVD) と正準ポリアディック分解 (CPD) を混合して適用し、最先端の CNN に対して DSP あたり 1.73 倍から 10.29 倍のスループットを達成します。
私たちの仕事はオープンソースです: https://github.com/Yu-Zhewen/Mixed-TD

要約(オリジナル)

Neural Network designs are quite diverse, from VGG-style to ResNet-style, and from Convolutional Neural Networks to Transformers. Towards the design of efficient accelerators, many works have adopted a dataflow-based, inter-layer pipelined architecture, with a customised hardware towards each layer, achieving ultra high throughput and low latency. The deployment of neural networks to such dataflow architecture accelerators is usually hindered by the available on-chip memory as it is desirable to preload the weights of neural networks on-chip to maximise the system performance. To address this, networks are usually compressed before the deployment through methods such as pruning, quantization and tensor decomposition. In this paper, a framework for mapping CNNs onto FPGAs based on a novel tensor decomposition method called Mixed-TD is proposed. The proposed method applies layer-specific Singular Value Decomposition (SVD) and Canonical Polyadic Decomposition (CPD) in a mixed manner, achieving 1.73x to 10.29x throughput per DSP to state-of-the-art CNNs. Our work is open-sourced: https://github.com/Yu-Zhewen/Mixed-TD

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