A 10.8mW Mixed-Signal Simulated Bifurcation Ising Solver using SRAM Compute-In-Memory with 0.6us Time-to-Solution

要約

組み合わせの最適化の問題は、金融からワイヤレスネットワークに至るまでのさまざまな分野に基づいています。
この作業は、NPハード最適化問題のCMOSのシミュレートされた分岐（SB）ISINGソルバーを提示します。
アナログドメインコンピューティングは、SB ISINGソルバーでは固有の注入ノイズが必要であるため、このアルゴリズムの優れた実装をもたらしました。
アーキテクチャのノベルティには、分岐点を加速するためのSRAMコンピューティングインメモリ（CIM）の使用、およびアナログドメインでの最適な減衰ノイズの生成と注入が含まれます。
私たちは、三元の乗算を実行できる新しい10-T SRAMセルを提案します。
60ノード、50％密度、ランダム、バイナリのマックスカットグラフで測定すると、このすべてに接続されたISINGソルバーは、TSMC 180NM CMOで10.8MW平均出力で0.6USで基底状態溶液の93％以上を確実に達成します。
私たちのチップは、CMOやその他のプラットフォームで以前に提案されていたISingソルバーと比較して、時間と電力の時間と電力の数桁の改善を達成しています。

要約(オリジナル)

Combinatorial optimization problems are funda- mental for various fields ranging from finance to wireless net- works. This work presents a simulated bifurcation (SB) Ising solver in CMOS for NP-hard optimization problems. Analog domain computing led to a superior implementation of this algorithm as inherent and injected noise is required in SB Ising solvers. The architecture novelties include the use of SRAM compute-in-memory (CIM) to accelerate bifurcation as well as the generation and injection of optimal decaying noise in the analog domain. We propose a novel 10-T SRAM cell capable of performing ternary multiplication. When measured with 60- node, 50% density, random, binary MAXCUT graphs, this all- to-all connected Ising solver reliably achieves above 93% of the ground state solution in 0.6us with 10.8mW average power in TSMC 180nm CMOS. Our chip achieves an order of magnitude improvement in time-to-solution and power compared to previously proposed Ising solvers in CMOS and other platforms.

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