SymRTLO: Enhancing RTL Code Optimization with LLMs and Neuron-Inspired Symbolic Reasoning

要約

登録転送レベル（RTL）コードの最適化は、合成の初期段階でデジタルサーキットのパワー、パフォーマンス、面積（PPA）を改善するために重要です。
合成フィードバックに導かれた手動書き込みは、高品質の結果をもたらす可能性がありますが、時間がかかり、エラーが発生しやすいです。
ほとんどの既存のコンパイラベースのアプローチは、複雑な設計制約を処理するのが困難です。
大規模な言語モデル（LLM）ベースの方法は、これらの課題に対処するための有望な代替手段として浮上しています。
ただし、LLMベースのアプローチは、生成されたコードと提供されたプロンプトとの間の整合を確保することに困難に直面することがよくあります。
このホワイトペーパーでは、LLMベースのコードをシンボリック推論技術とシームレスに統合する新しいニューロンシンボリックRTL最適化フレームワークであるSymrtloを紹介します。
当社の方法には、最適化ルールの検索 – 継続的な生成（RAG）システムと抽象的な構文ツリー（AST）ベースのテンプレートが組み込まれているため、不足している回路の動作を最小限に抑えながら構文の正しさを維持するLLMベースの書き換えが可能になります。
有限状態マシン（FSM）ロジックを分析および最適化するためのシンボリックモジュールが提案されており、パターンベースのコンパイラの範囲を超えて、細粒状態のマージと部分仕様の処理が可能になります。
さらに、正式な等価チェックとテスト駆動型検証を組み合わせた高速検証パイプラインにより、検証の複雑さがさらに低下します。
Synopsys Design CompilerおよびYosysを使用したRTL-Rewriterベンチマークの実験は、Symrtloが最大の方法と比較して、それぞれ最大43.9％、62.5％、および51.1％を改善することを示しています。

要約(オリジナル)

Optimizing Register Transfer Level (RTL) code is crucial for improving the power, performance, and area (PPA) of digital circuits in the early stages of synthesis. Manual rewriting, guided by synthesis feedback, can yield high-quality results but is time-consuming and error-prone. Most existing compiler-based approaches have difficulty handling complex design constraints. Large Language Model (LLM)-based methods have emerged as a promising alternative to address these challenges. However, LLM-based approaches often face difficulties in ensuring alignment between the generated code and the provided prompts. This paper presents SymRTLO, a novel neuron-symbolic RTL optimization framework that seamlessly integrates LLM-based code rewriting with symbolic reasoning techniques. Our method incorporates a retrieval-augmented generation (RAG) system of optimization rules and Abstract Syntax Tree (AST)-based templates, enabling LLM-based rewriting that maintains syntactic correctness while minimizing undesired circuit behaviors. A symbolic module is proposed for analyzing and optimizing finite state machine (FSM) logic, allowing fine-grained state merging and partial specification handling beyond the scope of pattern-based compilers. Furthermore, a fast verification pipeline, combining formal equivalence checks with test-driven validation, further reduces the complexity of verification. Experiments on the RTL-Rewriter benchmark with Synopsys Design Compiler and Yosys show that SymRTLO improves power, performance, and area (PPA) by up to 43.9%, 62.5%, and 51.1%, respectively, compared to the state-of-the-art methods.

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