LLM4DV: Using Large Language Models for Hardware Test Stimuli Generation

要約

ハードウェア設計検証（DV）は、ハードウェア設計の機能的等価性をその仕様と比較するプロセスであり、ハードウェアの信頼性と堅牢性を向上させるプロセスです。
DVプロセスの重要なタスクは、テスト刺激生成です。これにより、テスト用の一連の条件または入力が作成されます。
これらのテスト条件は、多くの場合、特定のハードウェア設計に複雑で固有であり、最適化するために実質的な人間のエンジニアリングの努力が必要です。
大規模な言語モデル（LLM）を活用する任意のハードウェア設計の自動化された効率的なテストのソリューションを求めています。
LLMSは、ハードウェアの設計自動化を改善するための有望な結果をすでに示していますが、ハードウェアDVには依存していないままです。
この論文では、自動化されたハードウェアテスト刺激生成のためにLLMを効率的に組織化するLLM4DVという名前のオープンソースベンチマークフレームワークを提案します。
私たちの分析では、8つのハードウェア設計を超える6つのプロンプトの改善を含む6つの異なるLLMSを評価し、効率的な自動DVのLLMS開発に関する将来の作業に関する洞察を提供します。

要約(オリジナル)

Hardware design verification (DV) is a process that checks the functional equivalence of a hardware design against its specifications, improving hardware reliability and robustness. A key task in the DV process is the test stimuli generation, which creates a set of conditions or inputs for testing. These test conditions are often complex and specific to the given hardware design, requiring substantial human engineering effort to optimize. We seek a solution of automated and efficient testing for arbitrary hardware designs that takes advantage of large language models (LLMs). LLMs have already shown promising results for improving hardware design automation, but remain under-explored for hardware DV. In this paper, we propose an open-source benchmarking framework named LLM4DV that efficiently orchestrates LLMs for automated hardware test stimuli generation. Our analysis evaluates six different LLMs involving six prompting improvements over eight hardware designs and provides insight for future work on LLMs development for efficient automated DV.

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