The Graph’s Apprentice: Teaching an LLM Low Level Knowledge for Circuit Quality Estimation

要約

ロジック合成は、ハードウェア説明言語（HDL）設計を最適化されたネットリストに変換することを担当する回路設計プロセスの重要な段階です。
ただし、従来の論理合成方法は計算集中的であり、チップ設計の改良における反復的な使用を制限しています。
大規模な言語モデル（LLM）、特にプログラミング言語で微調整された言語モデル（LLMS）の最近の進歩は、有望な代替案を提示します。
この作業は、HDLコードから直接回路の品質を推定するように訓練された予測因子ネットワークでLLMを増強することを提案しています。
パフォーマンスを向上させるために、ルックアップテーブル（LUT）グラフでトレーニングされたグラフニューラルネットワーク（GNNS）の埋め込みを使用してモデルを正規化し、それによって下位レベルの回路の洞察を組み込んでいます。
提案された方法は、HDLコードの品質に関する即時フィードバックを提供しながら、既存のグラフベースのRTLレベルの推定技術と比較して優れたパフォーマンスを示しています。

要約(オリジナル)

Logic synthesis is a crucial phase in the circuit design process, responsible for transforming hardware description language (HDL) designs into optimized netlists. However, traditional logic synthesis methods are computationally intensive, restricting their iterative use in refining chip designs. Recent advancements in large language models (LLMs), particularly those fine-tuned on programming languages, present a promising alternative. This work proposes augmenting LLMs with predictor networks trained to estimate circuit quality directly from HDL code. To enhance performance, the model is regularized using embeddings from graph neural networks (GNNs) trained on Look-Up Table (LUT) graphs, thereby incorporating lower-level circuit insights. The proposed method demonstrates superior performance compared to existing graph-based RTL-level estimation techniques on the established benchmark OpenABCD, while providing instant feedback on HDL code quality.

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