Learning Before Filtering: Real-Time Hardware Learning at the Detector Level

要約

センサー技術と自動化の進歩は、関連情報をリアルタイムで識別および抽出する能力がますます重要になっているデータの豊富さの時代に導かれています。
アプリオリの知識に依存する従来のフィルタリングアプローチは、しばしば動的または予期しないデータ機能に適応するのに苦労しています。
機械学習は、トレーニングが検出器またはその近くで直接発生する可能性がある場合に、特に特に魅力的な代替品を提供します。
このペーパーでは、リアルタイムのニューラルネットワークトレーニング用に設計されたデジタルハードウェアアーキテクチャを紹介します。
デザインは、各アーキテクチャコンポーネントの詳細な分析とパフォーマンスへの影響を伴う、実装に依存しない方法で説明されています。
システムパラメーター化を通じて、この調査では、処理速度、モデルの複雑さ、ハードウェアリソースの使用率の間のトレードオフを調査します。
実用的な例は、これらのパラメーターがさまざまなユースケースでの適用性にどのように影響するかを示しています。
FPGAでの概念実装の実装は、現場トレーニングを実証し、従来のソフトウェアベースのアプローチと比較して計算精度が保存されていることを確認します。
さらに、リソースの推定によると、現在の世代のFPGAがチップあたり約3,500個のニューロンのネットワークをトレーニングできることが示されています。
アーキテクチャはスケーラブルで適応性があり、検出器システム内に直接学習を統合し、新しいクラスの極端なリアルタイム情報処理を可能にするための大きな進歩を表しています。

要約(オリジナル)

Advances in sensor technology and automation have ushered in an era of data abundance, where the ability to identify and extract relevant information in real time has become increasingly critical. Traditional filtering approaches, which depend on a priori knowledge, often struggle to adapt to dynamic or unanticipated data features. Machine learning offers a compelling alternative-particularly when training can occur directly at or near the detector. This paper presents a digital hardware architecture designed for real-time neural network training, specifically optimized for high-throughput data ingestion. The design is described in an implementation-independent manner, with detailed analysis of each architectural component and their performance implications. Through system parameterization, the study explores trade-offs between processing speed, model complexity, and hardware resource utilization. Practical examples illustrate how these parameters affect applicability across various use cases. A proof-of-concept implementation on an FPGA demonstrates in-situ training, confirming that computational accuracy is preserved relative to conventional software-based approaches. Moreover, resource estimates indicate that current-generation FPGAs can train networks of approximately 3,500 neurons per chip. The architecture is both scalable and adaptable, representing a significant advancement toward integrating learning directly within detector systems and enabling a new class of extreme-edge, real-time information processing.

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