A CMOS Probabilistic Computing Chip With In-situ hardware Aware Learning

要約

このペーパーでは、キメラグラフで構成された440スピンを備えた確率的ビット物理学にインスパイアされたソルバーを示し、0.44 mm^2の面積を占めています。
エリア効率は、ニューロンアップデート回路の現在のモード実装、アナログブロックの標準セル設計、ピッチにデジタルブロックにマッチした標準セル設計、およびデジタルコンポーネントとアナログコンポーネントの両方の共有電源を通じて最大化されます。
このアプローチによって導入されたプロセスのバリエーション関連の不一致は、トレーニング中にハードウェア認識対照的な発散アルゴリズムを使用して効果的に軽減されます。
モデリングロジックゲートやフル加算器などの確率的コンピューティングタスクを実行するチップの能力、およびMaxcutなどの最適化タスクは、AIおよび機械学習アプリケーションの可能性を示しています。

要約(オリジナル)

This paper demonstrates a probabilistic bit physics inspired solver with 440 spins configured in a Chimera graph, occupying an area of 0.44 mm^2. Area efficiency is maximized through a current-mode implementation of the neuron update circuit, standard cell design for analog blocks pitch-matched to digital blocks, and a shared power supply for both digital and analog components. Process variation related mismatches introduced by this approach are effectively mitigated using a hardware aware contrastive divergence algorithm during training. We validate the chip’s ability to perform probabilistic computing tasks such as modeling logic gates and full adders, as well as optimization tasks such as MaxCut, demonstrating its potential for AI and machine learning applications.

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