A High Efficient and Scalable Obstacle-Avoiding VLSI Global Routing Flow

要約

ルーティングは、VLSI設計フローの重要なステップです。
製造技術の進歩により、特にルーティング中の障害に関して、設計ルールでより多くの制約が現れ、ルーティングの複雑さが増加しました。
残念ながら、多くのグローバルなルーターは、スケーラブルな障害物を回避するツリー生成方法がないため、複雑な障害物とネットを備えた最新のデザインを処理する能力により、障害物のないソリューションを効率的に生成するのに苦労しています。
この作業では、障害物を備えたVLSI設計のための効率的な障害物を意識するグローバルルーティングフローを提案します。
このフローには、ツリー生成フェーズ中に、ルールベースの障害物が直線的なシュタイナー最小ツリー（OARSMT）アルゴリズムを回避することが含まれます。
このアルゴリズムは、グローバルな初期段階で障害を避けるツリートポロジを提供するために、スケーラブルで高速です。
そのガイダンスにより、障害物の違反を最小限に抑え、オーバーフローコストを削減するために、OARSMT誘導と障害物を意識したまばらな迷路ルーティングが後期段階で提案されています。
障害物を備えたベンチマークの高度な方法と比較して、私たちのアプローチは障害物の違反をうまく排除し、有線とオーバーフローコストを削減し、限られた数のカウントとランタイムオーバーヘッドのみを犠牲にします。

要約(オリジナル)

Routing is a crucial step in the VLSI design flow. With the advancement of manufacturing technologies, more constraints have emerged in design rules, particularly regarding obstacles during routing, leading to increased routing complexity. Unfortunately, many global routers struggle to efficiently generate obstacle-free solutions due to the lack of scalable obstacle-avoiding tree generation methods and the capability of handling modern designs with complex obstacles and nets. In this work, we propose an efficient obstacle-aware global routing flow for VLSI designs with obstacles. The flow includes a rule-based obstacle-avoiding rectilinear Steiner minimal tree (OARSMT) algorithm during the tree generation phase. This algorithm is both scalable and fast to provide tree topologies avoiding obstacles in the early stage globally. With its guidance, OARSMT-guided and obstacle-aware sparse maze routing are proposed in the later stages to minimize obstacle violations further and reduce overflow costs. Compared to advanced methods on the benchmark with obstacles, our approach successfully eliminates obstacle violations, and reduces wirelength and overflow cost, while sacrificing only a limited number of via counts and runtime overhead.

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