DPD-NeuralEngine: A 22-nm 6.6-TOPS/W/mm$^2$ Recurrent Neural Network Accelerator for Wideband Power Amplifier Digital Pre-Distortion

要約

最新の通信システムにおけるDeep Neural Network（DNN）ベースのデジタルプレディスターション（DPD）の採用の増加には、効率的なハードウェアの実装が必要です。
このホワイトペーパーでは、ゲート再生ユニット（GRU）ニューラルネットワーク（NN）に基づいて、超高速、小さなエリア、および電力効率の高いDPDアクセラレータであるDPD-NeuralEngineを紹介します。
共同設計のソフトウェアとハ​​ードウェアアプローチを活用して、22 nm CMOS実装は2 GHzで動作し、最大250 MSPのI/Q信号を処理できます。
実験結果は、-45.3 DBCの隣接チャネル電力比（ACPR）および-39.8 dBのエラーベクトルの大きさ（EVM）で測定されたDPD線形化パフォーマンスを使用して、256.5 GOPSのスループットと1.32トップ/Wの電力効率を示しています。
私たちの知る限り、この作業は、最初のAIベースのDPDアプリケーション固有の統合回路（ASIC）アクセラレータを表し、6.6 TOPS/W/MM $^2 $の電力エリア効率（PAE）を達成します。

要約(オリジナル)

The increasing adoption of Deep Neural Network (DNN)-based Digital Pre-distortion (DPD) in modern communication systems necessitates efficient hardware implementations. This paper presents DPD-NeuralEngine, an ultra-fast, tiny-area, and power-efficient DPD accelerator based on a Gated Recurrent Unit (GRU) neural network (NN). Leveraging a co-designed software and hardware approach, our 22 nm CMOS implementation operates at 2 GHz, capable of processing I/Q signals up to 250 MSps. Experimental results demonstrate a throughput of 256.5 GOPS and power efficiency of 1.32 TOPS/W with DPD linearization performance measured in Adjacent Channel Power Ratio (ACPR) of -45.3 dBc and Error Vector Magnitude (EVM) of -39.8 dB. To our knowledge, this work represents the first AI-based DPD application-specific integrated circuit (ASIC) accelerator, achieving a power-area efficiency (PAE) of 6.6 TOPS/W/mm$^2$.

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