Evaluating LLMs for Hardware Design and Test

要約

大規模言語モデル (LLM) は、ハードウェア記述言語 (HDL) でコードを生成する機能を実証しました。
ただし、ほとんどの焦点は、テスト コードではなく、関数コードを作成する能力にあります。
ハードウェア設計プロセスは設計とテストの両方で構成されているため、設計とテストのフレームワークによってデジタル設計パイプラインの完全自動化に向けた進歩が可能になる可能性があることを考慮すると、検証と検証を回避すると、かなりの潜在的な利点が未開拓のままになります。
この研究では、LLM が提供された仕様に基づいてハードウェア モジュールをどのように設計およびテストできるかを調査する最初の研究の 1 つを実行します。
8 つの代表的なベンチマーク スイートを使用して、機能と検証の目的で Verilog を作成する際の最先端の会話型 LLM の機能と制限を調べました。
Skywater 130nm シャトルでベンチマークを記録し、機能するチップを受け取りました。

要約(オリジナル)

Large Language Models (LLMs) have demonstrated capabilities for producing code in Hardware Description Languages (HDLs). However, most of the focus remains on their abilities to write functional code, not test code. The hardware design process consists of both design and test, and so eschewing validation and verification leaves considerable potential benefit unexplored, given that a design and test framework may allow for progress towards full automation of the digital design pipeline. In this work, we perform one of the first studies exploring how a LLM can both design and test hardware modules from provided specifications. Using a suite of 8 representative benchmarks, we examined the capabilities and limitations of the state-of-the-art conversational LLMs when producing Verilog for functional and verification purposes. We taped out the benchmarks on a Skywater 130nm shuttle and received the functional chip.

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