Analysis of Hardware Synthesis Strategies for Machine Learning in Collider Trigger and Data Acquisition

要約

現在および将来の高エネルギー粒子衝突器の物理的可能性を最大限に活用するために、機械学習 (ML) を検出器エレクトロニクスに実装して、インテリジェントなデータ処理と取得を行うことができます。
コライダーでのリアルタイムの ML の実装には、ソフトウェア ベースのアプローチでは達成できない非常に低いレイテンシが必要であり、ハードウェアでの展開には ML アルゴリズムの最適化と合成が必要です。
フィールド プログラマブル ゲート アレイ (FPGA) でのコライダー トリガー アルゴリズムのアプリケーションに焦点を当てて、ニューラル ネットワークの推論効率の分析を示します。
SLAC ニューラル ネットワーク ライブラリ (SNL) と hls4ml の 2 つのフレームワークの間で、さまざまなモデル サイズのリソースとレイテンシの観点からトレードオフが評価されます。
結果は各アプローチの長所と限界を浮き彫りにし、衝突型加速器でのリアルタイム ニューラル ネットワークの展開を最適化するための貴重な洞察を提供します。
この研究は、研究者やエンジニアがリアルタイムのリソースに制約のある環境に最適なハードウェアおよびソフトウェア構成を選択できるようにガイドすることを目的としています。

要約(オリジナル)

To fully exploit the physics potential of current and future high energy particle colliders, machine learning (ML) can be implemented in detector electronics for intelligent data processing and acquisition. The implementation of ML in real-time at colliders requires very low latencies that are unachievable with a software-based approach, requiring optimization and synthesis of ML algorithms for deployment on hardware. An analysis of neural network inference efficiency is presented, focusing on the application of collider trigger algorithms in field programmable gate arrays (FPGAs). Trade-offs are evaluated between two frameworks, the SLAC Neural Network Library (SNL) and hls4ml, in terms of resources and latency for different model sizes. Results highlight the strengths and limitations of each approach, offering valuable insights for optimizing real-time neural network deployments at colliders. This work aims to guide researchers and engineers in selecting the most suitable hardware and software configurations for real-time, resource-constrained environments.

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