An Adaptive Open-Source Dataset Generation Framework for Machine Learning Tasks in Logic Synthesis

要約

このペーパーでは、論理合成プロセス内の機械学習アプリケーションを強化するために設計された適応論理合成データセット生成フレームワークを紹介します。
特定のタスクに合わせて調整されたり、統合された機械学習機能が欠けていた以前のデータセット生成フローとは異なり、提案されたフレームワークは、論理合成の 3 つの基本ステップ (ブール表現、ロジック最適化、テクノロジー マッピング) をカプセル化することで、包括的な範囲の機械学習タスクをサポートします。
元の情報は、Verilog 形式と Graphmal 形式の両方で保存できる中間ファイルに保存されます。
Verilog ファイルでは半カスタマイズが可能で、研究者はステップを追加し、生成されたデータセットを段階的に改良することができます。
このフレームワークには、最終的なデータセットのパッケージ化とサブデータセットの抽出のための GraphML ファイルのロードを容易にする適応回路エンジンも含まれています。
生成された OpenLS-D データセットは、確立されたベンチマークからの 46 の組み合わせデザインで構成され、合計 966,000 を超えるブール回路を含みます。各デザインには、7,000 のブール ネットワーク、7,000 の ASIC ネットリスト、および 7,000 の FPGA ネットリストを含む 1,000 の合成レシピから生成された 21,000 の回路が含まれています。
さらに、OpenLS-D は、新たに必要なデータ機能の統合をサポートし、新しい課題に対する汎用性を高めます。
OpenLS-D の有用性は、回線分類、回線ランキング、結果品質 (QoR) 予測、確率予測という 4 つの異なるダウンストリーム タスクを通じて実証されます。
各タスクでは、回路エンジンを使用して OpenLS-D データセットからデータセットが抽出され、再ラベル付けされた、論理合成のさまざまな内部ステップが強調表示されます。
実験結果は、データセットの多様性と広範な適用可能性を裏付けています。
ソース コードとデータセットは、https://github.com/Logic-Factory/ACE/blob/master/OpenLS-D/readme.md で入手できます。

要約(オリジナル)

This paper introduces an adaptive logic synthesis dataset generation framework designed to enhance machine learning applications within the logic synthesis process. Unlike previous dataset generation flows that were tailored for specific tasks or lacked integrated machine learning capabilities, the proposed framework supports a comprehensive range of machine learning tasks by encapsulating the three fundamental steps of logic synthesis: Boolean representation, logic optimization, and technology mapping. It preserves the original information in the intermediate files that can be stored in both Verilog and Graphmal format. Verilog files enable semi-customizability, allowing researchers to add steps and incrementally refine the generated dataset. The framework also includes an adaptive circuit engine to facilitate the loading of GraphML files for final dataset packaging and sub-dataset extraction. The generated OpenLS-D dataset comprises 46 combinational designs from established benchmarks, totaling over 966,000 Boolean circuits, with each design containing 21,000 circuits generated from 1000 synthesis recipes, including 7000 Boolean networks, 7000 ASIC netlists, and 7000 FPGA netlists. Furthermore, OpenLS-D supports integrating newly desired data features, making it more versatile for new challenges. The utility of OpenLS-D is demonstrated through four distinct downstream tasks: circuit classification, circuit ranking, quality of results (QoR) prediction, and probability prediction. Each task highlights different internal steps of logic synthesis, with the datasets extracted and relabeled from the OpenLS-D dataset using the circuit engine. The experimental results confirm the dataset’s diversity and extensive applicability. The source code and datasets are available at https://github.com/Logic-Factory/ACE/blob/master/OpenLS-D/readme.md.

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