Optimal Layout-Aware CNOT Circuit Synthesis with Qubit Permutation

要約

CNOT の最適化は、量子回路のノイズ低減において重要な役割を果たします。
CNOT 最適化には、ヒューリスティックで正確なアプローチがいくつか存在します。
この論文では、量子ビットの置換を可能にし、レイアウト制限を処理することにより、最適合成のより複雑なバリエーションを調査します。
このような問題を計画、SAT、QBF にエンコードします。
CNOT ゲート数と回路深さの両方の最適化を提供します。
実験的な評価では、標準的な T ゲートの最適化されたベンチマークを検討し、CNOT サブ回路を最適化します。
量子ビットの順列を許可すると、CNOT 数が最大 56%、回路深さが 46% までさらに削減できることを示します。
レイアウト制限の下で最適にマップされた回路の場合、CNOT 数が最大 17%、CNOT 深さが 19% まで減少することが観察されました。

要約(オリジナル)

CNOT optimization plays a significant role in noise reduction for Quantum Circuits. Several heuristic and exact approaches exist for CNOT optimization. In this paper, we investigate more complicated variations of optimal synthesis by allowing qubit permutations and handling layout restrictions. We encode such problems into Planning, SAT, and QBF. We provide optimization for both CNOT gate count and circuit depth. For experimental evaluation, we consider standard T-gate optimized benchmarks and optimize CNOT sub-circuits. We show that allowing qubit permutations can further reduce up to 56% in CNOT count and 46% in circuit depth. In the case of optimally mapped circuits under layout restrictions, we observe a reduction up to 17% CNOT count and 19% CNOT depth.

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