Embedded FPGA Developments in 130nm and 28nm CMOS for Machine Learning in Particle Detector Readout

要約

埋め込みフィールド プログラマブル ゲート アレイ (eFPGA) テクノロジにより、特定用途向け集積回路 (ASIC) の設計内に再構成可能なロジックを実装できます。
このアプローチは、FPGA 構成の容易さに加えて、ASIC の低消費電力と効率を提供し、特に次世代衝突型加速器実験のデータ パイプラインにおける機械学習のユースケースに有益です。
「FABulous」と呼ばれるオープンソース フレームワークは、130 nm および 28 nm CMOS テクノロジ ノードを使用する eFPGA の設計に使用され、その後製造され、テストを通じて検証されました。
フロントエンド読み出しチップとして機能する eFPGA の機能は、シリコン ピクセル センサーを通過する高エネルギー粒子のシミュレーションを使用して評価されました。
ソースでのセンサー データを削減するために設計された機械学習ベースの分類器が合成され、eFPGA 上に構成されました。
予想されるアルゴリズム結果を eFPGA 上で完全な精度で再現することで、概念実証が成功したことが実証されました。
eFPGA テクノロジーのさらなる開発と衝突検出器の読み出しへのその応用について説明します。

要約(オリジナル)

Embedded field programmable gate array (eFPGA) technology allows the implementation of reconfigurable logic within the design of an application-specific integrated circuit (ASIC). This approach offers the low power and efficiency of an ASIC along with the ease of FPGA configuration, particularly beneficial for the use case of machine learning in the data pipeline of next-generation collider experiments. An open-source framework called ‘FABulous’ was used to design eFPGAs using 130 nm and 28 nm CMOS technology nodes, which were subsequently fabricated and verified through testing. The capability of an eFPGA to act as a front-end readout chip was assessed using simulation of high energy particles passing through a silicon pixel sensor. A machine learning-based classifier, designed for reduction of sensor data at the source, was synthesized and configured onto the eFPGA. A successful proof-of-concept was demonstrated through reproduction of the expected algorithm result on the eFPGA with perfect accuracy. Further development of the eFPGA technology and its application to collider detector readout is discussed.

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