Restricting to the chip architecture maintains the quantum neural network accuracy

要約

ノイズの多い中スケール量子デバイスの時代では、変分量子アルゴリズム (VQA) が量子機械学習モデルを構築するための有力な戦略として機能します。
これらのモデルは、量子コンポーネントと古典コンポーネントの両方で構成されます。
量子ファセットは、通常、さまざまな量子ゲートの構成から導出されるパラメータ化 $U$ によって特徴付けられます。
一方、古典的なコンポーネントには、コスト関数 $C$ を最小化するために $U$ のパラメーターを調整するオプティマイザーが含まれます。
VQA の広範なアプリケーションにもかかわらず、最適なゲート シーケンスの決定、効率的なパラメータ最適化戦略の考案、適切なコスト関数の選択、最終結果に対する量子チップ アーキテクチャの影響の理解など、いくつかの重要な疑問が残ります。
この記事は、最後の質問に対処することを目的としており、一般に、使用されるパラメータ化が $2$ 設計に近づくにつれてコスト関数が平均値に収束する傾向があることを強調します。
その結果、パラメータ化が $2$ 設計と厳密に一致している場合、量子ニューラル ネットワーク モデルの結果は特定のパラメータ化にあまり依存しなくなります。
この洞察は、量子チップの固有のアーキテクチャを活用して VQA のパラメータ化を定義できる可能性につながります。
そうすることで、追加のスワップ ゲートの必要性が軽減され、その結果、VQA の深さが減り、関連するエラーが最小限に抑えられます。

要約(オリジナル)

In the era of noisy intermediate-scale quantum devices, variational quantum algorithms (VQAs) stand as a prominent strategy for constructing quantum machine learning models. These models comprise both a quantum and a classical component. The quantum facet is characterized by a parametrization $U$, typically derived from the composition of various quantum gates. On the other hand, the classical component involves an optimizer that adjusts the parameters of $U$ to minimize a cost function $C$. Despite the extensive applications of VQAs, several critical questions persist, such as determining the optimal gate sequence, devising efficient parameter optimization strategies, selecting appropriate cost functions, and understanding the influence of quantum chip architectures on the final results. This article aims to address the last question, emphasizing that, in general, the cost function tends to converge towards an average value as the utilized parameterization approaches a $2$-design. Consequently, when the parameterization closely aligns with a $2$-design, the quantum neural network model’s outcome becomes less dependent on the specific parametrization. This insight leads to the possibility of leveraging the inherent architecture of quantum chips to define the parametrization for VQAs. By doing so, the need for additional swap gates is mitigated, consequently reducing the depth of VQAs and minimizing associated errors.

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