Retrieval-Guided Reinforcement Learning for Boolean Circuit Minimization

要約

チップ設計の極めて重要な段階である論理合成では、Verilog などのハードウェア記述言語でエンコードされたチップ仕様を、ブール論理ゲートを使用して高効率な実装に最適化する必要があります。
このプロセスには、ロジック最小化ヒューリスティック (「合成レシピ」) の順次適用が含まれ、その配置は面積や遅延などの重要なメトリクスに大きな影響を与えます。
過去の設計のバリエーション (加算器や乗算器など) からまったく新しい構成 (革新的なプロセッサ命令など) まで、幅広い設計の複雑さによってもたらされる課題に対処するには、人間の専門知識と直観に基づいた微妙な「合成レシピ」が必要です。
この研究では、論理合成のための学習および検索技術について徹底的な調査が行われ、驚くべき事実が明らかになりました。それは、まったく新しい設計に直面すると、事前に訓練されたエージェントがコースを逸れ、検索の軌道に悪影響を与える可能性があるということです。
ABC-RL は、検索プロセス中に事前トレーニングされたエージェントからの推奨事項を適切に調整する、細心の注意を払って調整された $\alpha$ パラメーターです。
ABC-RL は、トレーニング データセットからの最近傍検索による類似性スコアに基づいて計算され、幅広いハードウェア設計に合わせた優れた合成レシピを生成します。
私たちの調査結果は、合成回路の結果品質 (QoR) が大幅に向上し、最先端の技術と比較して最大 24.8% の改善を誇っていることを示しています。
さらに、ABC-RL は、現在の最先端の手法と比較して、実行時間 (iso-QoR) を最大 9 倍という驚異的な短縮を達成します。

要約(オリジナル)

Logic synthesis, a pivotal stage in chip design, entails optimizing chip specifications encoded in hardware description languages like Verilog into highly efficient implementations using Boolean logic gates. The process involves a sequential application of logic minimization heuristics (“synthesis recipe’), with their arrangement significantly impacting crucial metrics such as area and delay. Addressing the challenge posed by the broad spectrum of design complexities – from variations of past designs (e.g., adders and multipliers) to entirely novel configurations (e.g., innovative processor instructions) – requires a nuanced `synthesis recipe` guided by human expertise and intuition. This study conducts a thorough examination of learning and search techniques for logic synthesis, unearthing a surprising revelation: pre-trained agents, when confronted with entirely novel designs, may veer off course, detrimentally affecting the search trajectory. We present ABC-RL, a meticulously tuned $\alpha$ parameter that adeptly adjusts recommendations from pre-trained agents during the search process. Computed based on similarity scores through nearest neighbor retrieval from the training dataset, ABC-RL yields superior synthesis recipes tailored for a wide array of hardware designs. Our findings showcase substantial enhancements in the Quality-of-result (QoR) of synthesized circuits, boasting improvements of up to 24.8% compared to state-of-the-art techniques. Furthermore, ABC-RL achieves an impressive up to 9x reduction in runtime (iso-QoR) when compared to current state-of-the-art methodologies.

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