An Open-Source ML-Based Full-Stack Optimization Framework for Machine Learning Accelerators

要約

パラメーター化可能な機械学習 (ML) アクセラレーターは、ML における最近の進歩の成果です。
設計空間探索 (DSE) を完全に可能にするために、ハードウェア アクセラレーションのディープ ニューラル ネットワーク (DNN) および非 DNN ML アルゴリズム用の物理設計主導の学習ベースの予測フレームワークを提案します。
バックエンドの電力、パフォーマンス、エリア (PPA) 分析とフロントエンドのパフォーマンス シミュレーションを組み合わせた統合アプローチを採用しており、これにより、バックエンド PPA と、ランタイムやエネルギーなどのシステム メトリクスの両方の現実的な推定を実現します。
さらに、当社のフレームワークには完全に自動化された DSE 技術が含まれており、アーキテクチャおよびバックエンド パラメータの自動検索を通じてバックエンドおよびシステム メトリクスを最適化します。
実験研究によると、私たちのアプローチは、商用 12 nm プロセスと研究プロセスの両方で、2 つの深層学習アクセラレータ プラットフォーム、VTA と VeriGOOD-ML の ASIC 実装について、バックエンド PPA とシステム メトリクスを平均 7% 以下の予測誤差で一貫して予測します。
45nmプロセス向け。

要約(オリジナル)

Parameterizable machine learning (ML) accelerators are the product of recent breakthroughs in ML. To fully enable their design space exploration (DSE), we propose a physical-design-driven, learning-based prediction framework for hardware-accelerated deep neural network (DNN) and non-DNN ML algorithms. It adopts a unified approach that combines backend power, performance, and area (PPA) analysis with frontend performance simulation, thereby achieving a realistic estimation of both backend PPA and system metrics such as runtime and energy. In addition, our framework includes a fully automated DSE technique, which optimizes backend and system metrics through an automated search of architectural and backend parameters. Experimental studies show that our approach consistently predicts backend PPA and system metrics with an average 7% or less prediction error for the ASIC implementation of two deep learning accelerator platforms, VTA and VeriGOOD-ML, in both a commercial 12 nm process and a research-oriented 45 nm process.

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