Constrained Bayesian Optimization Using a Lagrange Multiplier Applied to Power Transistor Design

要約

我々は、目標の降伏電圧（BV）を実現しながら、横方向拡散金属酸化膜半導体（LDMOS）トランジスタの設計プロセスを最適化する新しい制約付きベイジアン最適化（BO）アルゴリズムを提案します。
ラグランジュ乗数を使用して、制約付き BO 問題を従来の BO 問題に変換します。
従来の性能指数 (FOM) を直接最適化する代わりに、ラグランジュ関数を BO の目的関数として設定します。
変更可能なラグランジュ乗数を備えたこの適応目的関数は、制約を近似する追加の代理モデルを必要とせずに、コストのかかる評価を必要とする制約を持つ制約付き BO 問題に対処できます。
私たちのアルゴリズムにより、デバイス設計者は設計空間でターゲット BV を設定し、最適化された FOM とターゲット BV 制約を満たすデバイスを自動的に取得できます。
このアルゴリズムを利用して、定義された設計空間内の 30 ～ 50 V 範囲におけるデバイスの FOM の物理的制限も調査しました。

要約(オリジナル)

We propose a novel constrained Bayesian Optimization (BO) algorithm optimizing the design process of Laterally-Diffused Metal-Oxide-Semiconductor (LDMOS) transistors while realizing a target Breakdown Voltage (BV). We convert the constrained BO problem into a conventional BO problem using a Lagrange multiplier. Instead of directly optimizing the traditional Figure-of-Merit (FOM), we set the Lagrangian as the objective function of BO. This adaptive objective function with a changeable Lagrange multiplier can address constrained BO problems which have constraints that require costly evaluations, without the need for additional surrogate models to approximate constraints. Our algorithm enables a device designer to set the target BV in the design space, and obtain a device that satisfies the optimized FOM and the target BV constraint automatically. Utilizing this algorithm, we have also explored the physical limits of the FOM for our devices in 30 – 50 V range within the defined design space.

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