A Cryogenic Memristive Neural Decoder for Fault-tolerant Quantum Error Correction

要約

量子誤り訂正 (QEC) 用のニューラル デコーダは、ニューラル ネットワークを利用して誤り訂正符号から抽出されたシンドロームを分類し、適切な回復演算子を見つけて論理情報を誤りから保護します。
ニューラル デコーダのパフォーマンスが優れているにもかかわらず、反復誤り訂正スキームでのシンドローム生成の一般的な速度を満たすためにデコード時間を最小限に抑えることや、コード距離が増加するにつれてデコード アプローチのスケーラビリティを確保することなど、重要な実用的な要件はまだ達成されていません。
これらのデコード時間とスケーラビリティの要件を達成するには、量子プロセッサと連携してデコード タスクを実行する専用の集積回路を設計することが必要であると思われます。これは、外部で処理される極低温環境の内外への信号のルーティングが不必要な遅延につながり、最終的には
配線のボトルネック。
この研究では、インメモリ コンピューティング (IMC) アーキテクチャに基づくニューラル デコーダ推論アクセラレータの設計とパフォーマンス分析について報告します。このアーキテクチャでは、抵抗メモリ デバイスのクロスバー アレイがデコーダ ニューラル ネットワークのシナプス重みと
推論中にアナログ行列ベクトル乗算を実行します。
実験的測定によって裏付けられた概念実証の数値実験では、TiO$_\textrm{x}$ ベースのメムリスティブ デバイスの非理想性が復号精度に及ぼす影響を調査します。
精度の低下を軽減するためにハードウェア対応のトレーニング方法が開発され、メムリスティブ ニューラル デコーダは距離 3 曲面コードに対して $9.23\times 10^{-4}$ の擬似しきい値を達成できるようになりましたが、同等のデジタル ニューラル デコーダでは
$1.01\times 10^{-3}$ の擬似しきい値に達します。
この研究は、統合 QEC 用のスケーラブルで高速かつ低電力の極低温 IMC ハードウェアへの道を提供します。

要約(オリジナル)

Neural decoders for quantum error correction (QEC) rely on neural networks to classify syndromes extracted from error correction codes and find appropriate recovery operators to protect logical information against errors. Despite the good performance of neural decoders, important practical requirements remain to be achieved, such as minimizing the decoding time to meet typical rates of syndrome generation in repeated error correction schemes, and ensuring the scalability of the decoding approach as the code distance increases. Designing a dedicated integrated circuit to perform the decoding task in co-integration with a quantum processor appears necessary to reach these decoding time and scalability requirements, as routing signals in and out of a cryogenic environment to be processed externally leads to unnecessary delays and an eventual wiring bottleneck. In this work, we report the design and performance analysis of a neural decoder inference accelerator based on an in-memory computing (IMC) architecture, where crossbar arrays of resistive memory devices are employed to both store the synaptic weights of the decoder neural network and perform analog matrix-vector multiplications during inference. In proof-of-concept numerical experiments supported by experimental measurements, we investigate the impact of TiO$_\textrm{x}$-based memristive devices’ non-idealities on decoding accuracy. Hardware-aware training methods are developed to mitigate the loss in accuracy, allowing the memristive neural decoders to achieve a pseudo-threshold of $9.23\times 10^{-4}$ for the distance-three surface code, whereas the equivalent digital neural decoder achieves a pseudo-threshold of $1.01\times 10^{-3}$. This work provides a pathway to scalable, fast, and low-power cryogenic IMC hardware for integrated QEC.

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