RobotCore: An Open Architecture for Hardware Acceleration in ROS 2

要約

ハードウェア アクセラレーションはロボット工学に革命をもたらし、電力効率を維持しながらロボットの応答時間を高速化することで新しいアプリケーションを可能にします。
ただし、高速化オプションが多様であるため、ロボット工学者が各特定のハードウェア プラットフォームに関する専門知識がなければ、高速化されたシステムを簡単に展開することが困難になります。
この研究では、広く使用されている ROS 2 ロボティクス ソフトウェア フレームワークにハードウェア アクセラレーションを統合するアーキテクチャである RobotCore を使用して、この課題に対処します。
このアーキテクチャは、ターゲットに依存せず (エッジ、ワークステーション、データセンター、またはクラウドのターゲットをサポート)、アクセラレータに依存しない (FPGA と GPU の両方をサポート) です。
一般的な ROS 2 ビルド システムとツールの上に構築されており、新しいファームウェア レイヤーを通じてさまざまな研究ソリューションや商用ソリューションに簡単に移植できます。
また、低オーバーヘッドのリアルタイム トレースとベンチマークのために、次世代 Linux Tracing Toolkit (LTTng) も活用しています。
このアーキテクチャによって実現される高速化を実証するために、このアーキテクチャを使用して ROS 2 認識計算グラフを CPU と FPGA に展開します。
当社は統合されたトレースとベンチマークを使用してボトルネックを分析し、FPGA 通信効率の向上に役立つ洞察を明らかにします。
特に、FPGA ROS 2 ノード内の通信キューを設計して、より高速なデータ フローを実現し、それを FPGA 高速化ノードと組み合わせて使用​​することで、CPU と比較して 24.42% の高速化を達成します。

要約(オリジナル)

Hardware acceleration can revolutionize robotics, enabling new applications by speeding up robot response times while remaining power-efficient. However, the diversity of acceleration options makes it difficult for roboticists to easily deploy accelerated systems without expertise in each specific hardware platform. In this work, we address this challenge with RobotCore, an architecture to integrate hardware acceleration in the widely-used ROS 2 robotics software framework. This architecture is target-agnostic (supports edge, workstation, data center, or cloud targets) and accelerator-agnostic (supports both FPGAs and GPUs). It builds on top of the common ROS 2 build system and tools and is easily portable across different research and commercial solutions through a new firmware layer. We also leverage the Linux Tracing Toolkit next generation (LTTng) for low-overhead real-time tracing and benchmarking. To demonstrate the acceleration enabled by this architecture, we use it to deploy a ROS 2 perception computational graph on a CPU and FPGA. We employ our integrated tracing and benchmarking to analyze bottlenecks, uncovering insights that guide us to improve FPGA communication efficiency. In particular, we design an intra-FPGA ROS 2 node communication queue to enable faster data flows, and use it in conjunction with FPGA-accelerated nodes to achieve a 24.42% speedup over a CPU.

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