Adaptive Planning Search Algorithm for Analog Circuit Verification

要約

最近、集積回路の検証に大きな関心が集まっています。
これらの回路は年々複雑化しているため、適切な機能を確保するために、プレシリコン (プレ SI) 検証がますます重要になっています。
したがって、IC の手動検証に必要な時間を短縮するために、シミュレーションの使用量を減らした機械学習 (ML) アプローチを提案します。
この方法は、ガウス過程 (GP) 代理モデルをトレーニングするために、動作条件構成 (OCC) の初期評価セットに依存します。
サロゲート モデルを使用することで、さらに困難な OCC を提案できます。
この手順を数回繰り返すと、合成回路と実際の回路の両方で回路応答の GP 推定が向上し、特定の回路応答について最悪のケース、さらには障害を見つける可能性が高くなります。
したがって、提案されたアプローチがすべての回路に対して仕様に近い OCC を提供し、実際の回路の応答の 1 つについて障害 (仕様違反) を特定できることを示します。

要約(オリジナル)

Integrated circuit verification has gathered considerable interest in recent times. Since these circuits keep growing in complexity year by year, pre-Silicon (pre-SI) verification becomes ever more important, in order to ensure proper functionality. Thus, in order to reduce the time needed for manually verifying ICs, we propose a machine learning (ML) approach, which uses less simulations. This method relies on an initial evaluation set of operating condition configurations (OCCs), in order to train Gaussian process (GP) surrogate models. By using surrogate models, we can propose further, more difficult OCCs. Repeating this procedure for several iterations has shown better GP estimation of the circuit’s responses, on both synthetic and real circuits, resulting in a better chance of finding the worst case, or even failures, for certain circuit responses. Thus, we show that the proposed approach is able to provide OCCs closer to the specifications for all circuits and identify a failure (specification violation) for one of the responses of a real circuit.

arxiv情報

提供元, 利用サービス

arxiv.jp, Google