A Machine Learning Approach to Improving Timing Consistency between Global Route and Detailed Route

要約

詳細配線（DR）前の設計段階では配線情報が得られないため、タイミング予測と最適化のタスクが大きな課題となっている。不正確なタイミング予測は、設計の労力を浪費し、回路性能を低下させ、設計の失敗につながる可能性があります。この研究では、クロックツリー合成と配置の合法化後のタイミング予測に焦点を当て、「完全な」ネットリストのタイミングと最適化を行う最も早い機会である。この論文ではまず、DR後の寄生素子に関する「オラクル知識」を持つことで、グローバル配線（GR）最適化後の最終的なタイミングが改善されることを説明します。GR最適化におけるGRベースの寄生素子とタイミングの推定とDR後の結果とのギャップを埋めるため、機械学習（ML）ベースのモデルを提案し、マクロ閉塞の特徴を利用してマクロを含む設計を正確に予測することを可能にしました。一連の実験的評価に基づき、これらのモデルはGRベースのタイミング推定よりも高い精度を示すことが実証された。また，GR後の最適化でMLベースのモデルを使用した場合，DR後の回路性能の向上が実証された．この手法は、OpenROADと商用ツールフローの2つの異なるツールフローに適用され、45nmバルクと12nm FinFETのイネーブルメントでの結果は、混雑を増加させずにDR後のスラックメトリクスを改善することを示しています。また、このモデルは、異なるクロック周期の制約下で生成されたデザインに一般化可能であり、小さなレベルのノイズを含むトレーニングデータに対してロバストであることが実証された。

要約(オリジナル)

Due to the unavailability of routing information in design stages prior to detailed routing (DR), the tasks of timing prediction and optimization pose major challenges. Inaccurate timing prediction wastes design effort, hurts circuit performance, and may lead to design failure. This work focuses on timing prediction after clock tree synthesis and placement legalization, which is the earliest opportunity to time and optimize a ‘complete’ netlist. The paper first documents that having ‘oracle knowledge’ of the final post-DR parasitics enables post-global routing (GR) optimization to produce improved final timing outcomes. To bridge the gap between GR-based parasitic and timing estimation and post-DR results during post-GR optimization, machine learning (ML)-based models are proposed, including the use of features for macro blockages for accurate predictions for designs with macros. Based on a set of experimental evaluations, it is demonstrated that these models show higher accuracy than GR-based timing estimation. When used during post-GR optimization, the ML-based models show demonstrable improvements in post-DR circuit performance. The methodology is applied to two different tool flows – OpenROAD and a commercial tool flow – and results on 45nm bulk and 12nm FinFET enablements show improvements in post-DR slack metrics without increasing congestion. The models are demonstrated to be generalizable to designs generated under different clock period constraints and are robust to training data with small levels of noise.

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