DGNN-Booster: A Generic FPGA Accelerator Framework For Dynamic Graph Neural Network Inference

要約

タイトル：DGNN-Booster：ダイナミックグラフニューラルネットワーク推論のための汎用FPGAアクセラレータフレームワーク

要約：
– DGNN（Dynamic Graph Neural Networks）は、複雑な相互接続グラフベースのシステムの進化を分析して予測する効果的な手法として人気が高まっているが、ハードウェア展開はまだ課題となっている。
– DGNNは時間的データ依存関係が低いハードウェア並列性を引き起こし、現在、DGNNをサポートする汎用的なハードウェアアクセラレータフレームワークが不足しており、既存のGNNアクセラレータフレームワークは動的グラフを処理する能力が限られている。
– この論文では、リアルタイムDGNN推論のための新しいFPGAアクセラレータフレームワークであるDGNN-Boosterを提案する。DGNN-Boosterには、最も広く使用されているDGNNをサポートする2つの異なるデータフローを持つ2つの異なるFPGAアクセラレータデザインが含まれている。
– ZCU102ボード上で2つの代表的なDGNNモデルを実装し、評価することで、DGNN-Boosterの効果を示す。実験結果は、DGNN-Boosterが、本論文で提案された最適化を適用していない場合でも、CPUベースライン（6226R）に比べて最大5.6倍、GPUベースライン（A6000）に比べて最大8.4倍、FPGAベースラインに比べて最大2.1倍の速度向上を実現できることを示している。また、DGNN-Boosterは、CPUおよびGPUベースラインに比べて100倍以上のランタイムエネルギー効率を実現することができる。
– 実装コードやボード上での測定結果は、https://github.com/sharc-lab/DGNN-Boosterで公開されている。

要約(オリジナル)

Dynamic Graph Neural Networks (DGNNs) are becoming increasingly popular due to their effectiveness in analyzing and predicting the evolution of complex interconnected graph-based systems. However, hardware deployment of DGNNs still remains a challenge. First, DGNNs do not fully utilize hardware resources because temporal data dependencies cause low hardware parallelism. Additionally, there is currently a lack of generic DGNN hardware accelerator frameworks, and existing GNN accelerator frameworks have limited ability to handle dynamic graphs with changing topologies and node features. To address the aforementioned challenges, in this paper, we propose DGNN-Booster, which is a novel Field-Programmable Gate Array (FPGA) accelerator framework for real-time DGNN inference using High-Level Synthesis (HLS). It includes two different FPGA accelerator designs with different dataflows that can support the most widely used DGNNs. We showcase the effectiveness of our designs by implementing and evaluating two representative DGNN models on ZCU102 board and measuring the end-to-end performance. The experiment results demonstrate that DGNN-Booster can achieve a speedup of up to 5.6x compared to the CPU baseline (6226R), 8.4x compared to the GPU baseline (A6000) and 2.1x compared to the FPGA baseline without applying optimizations proposed in this paper. Moreover, DGNN-Booster can achieve over 100x and over 1000x runtime energy efficiency than the CPU and GPU baseline respectively. Our implementation code and on-board measurements are publicly available at https://github.com/sharc-lab/DGNN-Booster.

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