A FPGA-based architecture for real-time cluster finding in the LHCb silicon pixel detector

要約

この記事では，LHCb アップグレードの一部である新しい頂点ピクセル検出器 (VELO) のヒット位置を再構築するための，2 次元クラスターファインダーアーキテクチャのカスタム VHDL ファームウェア実装について説明します。このファームウェアは，DAQ システムのさらなる強化として，VELO の読み出しを行う既存の FPGA カードに導入され，物理データ取得中にリアルタイムで動作し，LHC の衝突速度でその場で VELO のヒット座標を再構築する。この前処理により，ソフトウェアトリガーの最初のレベルでは，11%高い割合の事象を受け入れることができるようになります。これは，既製のヒット座標によってトラックの再構築が加速され，消費電力が大幅に削減されるためです。さらに、生のピクセルデータを読み出しレベルでドロップできるため、DAQの帯域幅を約14%節約することができます。詳細なシミュレーションの結果、このリアルタイムクラスターファインディングを使用しても、本格的なソフトウェア実装と比較してトラッキング性能に大きな劣化が生じないことが示されました。この研究は、データ収集チェーンの初期段階に配置された専用のコンピューティング・アクセラレータに集中的なタスクを委ねることによって、HEP実験のリアルタイム処理能力を高めることを目的とした幅広い取り組みの一部である。

要約(オリジナル)

This article describes a custom VHDL firmware implementation of a two-dimensional cluster-finder architecture for reconstructing hit positions in the new vertex pixel detector (VELO) that is part of the LHCb Upgrade. This firmware has been deployed to the existing FPGA cards that perform the readout of the VELO, as a further enhancement of the DAQ system, and will run in real time during physics data taking, reconstructing VELO hits coordinates on-the-fly at the LHC collision rate. This pre-processing allows the first level of the software trigger to accept a 11% higher rate of events, as the ready-made hits coordinates accelerate the track reconstruction and consumes significantly less electrical power. It additionally allows the raw pixel data to be dropped at the readout level, thus saving approximately 14% of the DAQ bandwidth. Detailed simulation studies have shown that the use of this real-time cluster finding does not introduce any appreciable degradation in the tracking performance in comparison to a full-fledged software implementation. This work is part of a wider effort aimed at boosting the real-time processing capability of HEP experiments by delegating intensive tasks to dedicated computing accelerators deployed at the earliest stages of the data acquisition chain.

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